Δημόσια Yποστήριξη της Διδακτορικής Διατριβής του ΥΔ Αντωνίου Τσίγκανου 8/1/2021 16:00

Την Παρασκευή 8 Ιανουαρίου 2021 και ώρα 16:00, ο Υποψήφιος Διδάκτορας κ. Αντώνιος Τσίγκανος θα υποστηρίξει δημόσια την διδακτορική διατριβή του με τίτλο:

"Σχεδίαση, Υλοποίηση και Ενσωμάτωση σε Σύστημα-σε-μια-Ψηφίδα Τεχνολογίας FPGA Επιταχυντών Υλικού Υψηλής Απόδοσης για Συμπίεση Υπερφασματικών Εικόνων Εν-Πτήση σε Αεροδιαστημικά Συστήματα"

"Design, Implementation and Integration on System-on-Chip FPGA of High-Performance Hardware Accelerators for On-Board Hyperspectral Image Compression in Aerospace Systems"

Περίληψη:

Η αυξανόμενη ζήτηση για λεπτομερείς πληροφορίες σχετικά με τις ανθρώπινες και γεωφυσικές διεργασίες στη Γη έχει οδηγήσει σε ταχείες εξελίξεις στους δορυφόρους παρατήρησης της Γης οι οποίοι είναι εξοπλισμένοι με υπερφασματικούς αισθητήρες απεικόνισης. Η υπερφασματική απεικόνιση έχει ήδη αναδειχθεί ως θεμελιώδης τεχνολογία που καθιστά δυνατές χρήσιμες πολιτικές εφαρμογές τηλεπισκόπησης, όπως η έξυπνη γεωργία, γεωλογικές και περιβαλλοντικές εφαρμογές, παρατήρηση και αντιμετώπιση καταστροφών μεταξύ άλλων. Ωστόσο, ο όγκος δεδομένων από υψηλής ανάλυσης υπερφασματικά συστήματα τηλεπισκόπησης ανταγωνίζεται τους περιορισμένους πόρους αποθήκευσης και το εύρος ζώνης για τη μετάδοση δεδομένων σε σταθμούς εδάφους, καθιστώντας την συμπίεση υπερφασματικών εικόνων σημαντική πρόκληση και κρίσιμη λειτουργία των εν-πτήσει υπολογιστικών συστημάτων.

Στη διδακτορική διατριβή αρχικά προτείνεται η σχεδίαση και υλοποίηση ενός νέου επιταχυντή υλικού σε τεχνολογία FPGA, υψηλής απόδοσης, που βασίζεται στο διαστημικό πρότυπο CCSDS 123.0-B-1 για τη μη απωλεστική συμπίεση υπερφασματικών εικόνων. Αξιοποιώντας το διαθέσιμο παραλληλισμό σε επίπεδο διεργασιών του αλγορίθμου, ο επιταχυντής υλοποιεί μια επαναδιαμορφώσιμη αρχιτεκτονική συνεχούς διοχέτευσης στους κρίσιμους βρόχους, ώστε να επιτευχθεί υψηλή διεκπεραιωτική ικανότητα συμπίεσης στο επίπεδο μεταφοράς καταχωρητή (RTL) της ψηφιακής σχεδίασης. Ο επιταχυντής επαληθεύτηκε σε επίπεδο εργαστηριακής πλακέτας (TRL 5) χρησιμοποιώντας ένα Virtex-5 FPGA, διασυνδεδεμένο μέσω PCIe και χρησιμοποιώντας ειδική ενσωμάτωση για την διενέργεια δοκιμών. Ο επιταχυντής CCSDS 123.0-B-1 μπορεί να συμπιέσει με μέγιστο ρυθμό δεδομένων 315 MSamples/s (5.04Gbps@16-bit ανά δείγμα), στο επόμενης γενιάς 20nm Kintex UltraScale FPGA χρησιμοποιώντας 2.5% LUTs και 7.5% BRAM για συμπίεση συνηθισμένου μεγέθους υπερφασματικών εικόνων (όργανο AVIRIS). Σε σύγκριση με αντίστοιχες υλοποιήσεις επιταχυντών από το NASA JPL και την ESA σε Virtex-5 FPGA, η υψηλότερη ταχύτητα επιτυγχάνεται από αυτή τη διατριβή με 5x έως 1.5x γρηγορότερη συμπίεση, η ταχύτερη υλοποίηση στη βιβλιογραφία για συμπίεση με το CCSDS-123-B-1 σε διαστημικής κατηγορίας FPGA.

Στη συνέχεια προτείνεται ένα καινοτόμο Σύστημα-σε-μια-Ψηφίδα (SoC) που υλοποιεί υπερφασματική συμπίεση, με μια υψηλής ταχύτητας παράλληλη αρχιτεκτονική που περιορίζει την επιρροή τυχόν σφαλμάτων. Η αρχιτεκτονική χρησιμοποιεί συν-σχεδίαση υλικού και λογισμικού και παρουσιάζει την υψηλότερη ταχύτητα συμπίεσης για το πρότυπο CCSDS 123.0-B-1 στη βιβλιογραφία. Στην προτεινόμενη αρχιτεκτονική, αξιοποιούνται σύγχρονες συσκευές SoC FPGA εμπορικής κατηγορίας (COTS) για τη μείωση του μεγέθους, του βάρους, της ισχύος και του κόστους (SWaP-C), χρησιμοποιώντας παραλληλισμό σε τμήματα δεδομένων για επίτευξη υψηλής ταχύτητας και ευρωστίας ενάντια σε σφάλματα κατά την συμπίεση υπερφασματικών εικόνων. Η προτεινόμενη παράλληλη αρχιτεκτονική επαληθεύτηκε σε επίπεδο εργαστηριακής πλακέτας (TRL 5) χρησιμοποιώντας ένα Zynq-7045 FPGA με 5 πυρήνες συμπίεσης και επιτυγχάνει ταχύτητα 1.387 Msamples/s~(22.2Gbps@16-bit ανά δείγμα), που ορίζει και την τρέχουσα τεχνολογική στάθμιση σε τεχνολογία FPGA. Αυτό επιτυγχάνεται μέσω μιας λεπτομερούς μελέτης των εφικτών ορίων απόδοσης, τεχνολογίας και κλιμάκωσης.

Τέλος, προτείνεται μία ολοκληρωμένη μονάδα επεξεργασίας διαστημικών δεδομενών εν πτήσει σε ένα ανεκτικό στην ακτινοβολία Virtex-5QV FPGA, η οποία ενσωματώνει σε ένα Σύστημα-σε-μια-Ψηφίδα (SoC) επιταχυντές συμπίεσης διατημικών δεδομένων και έναν ανθεκτικό σε σφάλματα επεξεργαστή LEON, εστιάζοντας στην υψηλή αξιοπιστία στο επίπεδο του συστήματος. Αυτή η μονάδα επεξεργασίας δεδομένων σε ένα chip, υποστηρίζει αυτοδιαχείριση του FPGA με την δυνατότητα αυτο-επαναπρογραμματισμού εν-λειτουργία, ενώ για την αντιμετώπιση λαθών από ακτινοβολία υλοποιεί μια στρατηγική ανίχνευσης και αντιμετώπισης σφαλμάτων σε επίπεδο συστήματος.

Επιβλέπων: Καθηγητής Πασχάλης Αντώνης

Η υποστήριξη θα πραγματοποιηθεί μέσω τηλεδιάσκεψης, στα Αγγλικά. Οι ενδιαφερόμενοι που επιθυμούν να παρακολουθήσουν, παρακαλούνται να επικοινωνήσουν με τον κ. Πασχάλη (paschalisdi [dot] uoa [dot] gr) για να λάβουν σύνδεσμο πρόσκλησης.